FPC加急工廠

基材	銅	層數	多面
絕緣層厚度	常規(guī)板	絕緣材料	有機樹脂
絕緣樹脂	環(huán)氧樹脂（EP）	阻燃特性	VO板

FPC加急工廠

高速PCB設計指南之一
第一篇 PCB布線

在PCB設計中，布線是完成產品設計的重要步驟，可以說前面的準備工作都是為它而做的，在整個PCB中，以布線的設計過程限定最高，技巧最細、工作量最大。PCB布線有單面布線、雙面布線及多層布線。布線的方式也有兩種：自動布線及交互式布線，在自動布線之前，可以用交互式預先對要求比較嚴格的線進行布線，輸入端與輸出端的邊線應避免相鄰平行，以免產生反射干擾。必要時應加地線隔離，兩相鄰層的布線要互相垂直，平行容易產生寄生耦合。
自動布線的布通率，依賴于良好的布局，布線規(guī)則可以預先設定，包括走線的彎曲次數、導通孔的數目、步進的數目等。一般先進行探索式布線，快速地把短線連通，然后進行迷宮式布線，先把要布的連線進行全局的布線路徑優(yōu)化，它可以根據需要斷開已布的線。并試著重新再布線，以改進總體效果。
對目前高密度的PCB設計已感覺到貫通孔不太適應了，它浪費了許多寶貴的布線通道，為解決這一矛盾，出現了盲孔和埋孔技術，它不僅完成了導通孔的作用，還省出許多布線通道使布線過程完成得更加方便，更加流暢，更為完善，PCB 板的設計過程是一個復雜而又簡單的過程，要想很好地掌握它，還需廣大電子工程設計人員去自已體會，才能得到其中的真諦。
1 電源、地線的處理
既使在整個PCB板中的布線完成得都很好，但由于電源、地線的考慮不周到而引起的干擾，會使產品的性能下降，有時甚至影響到產品的成功率。所以對電、地線的布線要認真對待，把電、地線所產生的噪音干擾降到最低限度，以保證產品的質量。
對每個從事電子產品設計的工程人員來說都明白地線與電源線之間噪音所產生的原因，現只對降低式抑制噪音作以表述：
（1）、眾所周知的是在電源、地線之間加上去耦電容。
（2）、盡量加寬電源、地線寬度，最好是地線比電源線寬，它們的關系是：地線＞電源線＞信號線，通常信號線寬為：0.2～0.3mm,最細寬度可達0.05～0.07mm,電源線為1.2～2.5mm
對數字電路的PCB可用寬的地導線組成一個回路, 即構成一個地網來使用(模擬電路的地不能這樣使用)
（3）、用大面積銅層作地線用,在印制板上把沒被用上的地方都與地相連接作為地線用?；蚴亲龀啥鄬影?，電源，地線各占用一層。


2 數字電路與模擬電路的共地處理
現在有許多PCB不再是單一功能電路（數字或模擬電路），而是由數字電路和模擬電路混合構成的。因此在布線時就需要考慮它們之間互相干擾問題，特別是地線上的噪音干擾。
數字電路的頻率高，模擬電路的敏感度強，對信號線來說，高頻的信號線盡可能遠離敏感的模擬電路器件，對地線來說，整人PCB對外界只有一個結點，所以必須在PCB內部進行處理數、模共地的問題，而在板內部數字地和模擬地實際上是分開的它們之間互不相連，只是在PCB與外界連接的接口處（如插頭等）。數字地與模擬地有一點短接，請注意，只有一個連接點。也有在PCB上不共地的，這由系統(tǒng)設計來決定。
3 信號線布在電（地）層上
在多層印制板布線時，由于在信號線層沒有布完的線剩下已經不多，再多加層數就會造成浪費也會給生產增加一定的工作量，成本也相應增加了，為解決這個矛盾，可以考慮在電（地）層上進行布線。首先應考慮用電源層，其次才是地層。因為最好是保留地層的完整性。


4 大面積導體中連接腿的處理
在大面積的接地（電）中，常用元器件的腿與其連接，對連接腿的處理需要進行綜合的考慮，就電氣性能而言，元件腿的焊盤與銅面滿接為好，但對元件的焊接裝配就存在一些不良隱患如：①焊接需要大功率加熱器。②容易造成虛焊點。所以兼顧電氣性能與工藝需要，做成十字花焊盤，稱之為熱隔離（heat shield）俗稱熱焊盤（Thermal），這樣，可使在焊接時因截面過分散熱而產生虛焊點的可能性大大減少。多層板的接電（地）層腿的處理相同。

5 布線中網絡系統(tǒng)的作用
在許多CAD系統(tǒng)中，布線是依據網絡系統(tǒng)決定的。網格過密，通路雖然有所增加，但步進太小，圖場的數據量過大，這必然對設備的存貯空間有更高的要求，同時也對象計算機類電子產品的運算速度有極大的影響。而有些通路是無效的，如被元件腿的焊盤占用的或被安裝孔、定位孔所占用的等。網格過疏，通路太少對布通率的影響極大。所以要有一個疏密合理的網格系統(tǒng)來支持布線的進行。
標準元器件兩腿之間的距離為0.1英寸(2.54mm),所以網格系統(tǒng)的基礎一般就定為0.1英寸(2.54mm)或小于0.1英寸的整倍數，如：0.05英寸、0.025英寸、0.02英寸等。

6 設計規(guī)則檢查（DRC）
布線設計完成后，需認真檢查布線設計是否符合設計者所制定的規(guī)則，同時也需確認所制定的規(guī)則是否符合印制板生產工藝的需求，一般檢查有如下幾個方面：

（1）、線與線，線與元件焊盤，線與貫通孔，元件焊盤與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿足生產要求。
（2）、電源線和地線的寬度是否合適，電源與地線之間是否緊耦合（低的波阻抗）？在PCB中是否還有能讓地線加寬的地方。
（3）、對于關鍵的信號線是否采取了最佳措施，如長度最短，加保護線，輸入線及輸出線被明顯地分開。
（4）、模擬電路和數字電路部分，是否有各自獨立的地線。
（5）后加在PCB中的圖形（如圖標、注標）是否會造成信號短路。
（6）對一些不理想的線形進行修改。
（7）、在PCB上是否加有工藝線？阻焊是否符合生產工藝的要求，阻焊尺寸是否合適，字符標志是否壓在器件焊盤上，以免影響電裝質量。
（8）、多層板中的電源地層的外框邊緣是否縮小，如電源地層的銅箔露出板外容易造成短路。

高速PCB設計指南之三
第三篇 高速PCB設計

（一）、電子系統(tǒng)設計所面臨的挑戰(zhàn)

　　隨著系統(tǒng)設計復雜性和集成度的大規(guī)模提高，電子系統(tǒng)設計師們正在從事100MHZ以上的電路設計，總線的工作頻率也已經達到或者超過50MHZ，有的甚至超過100MHZ。目前約50% 的設計的時鐘頻率超過50MHz，將近20% 的設計主頻超過120MHz。
　　當系統(tǒng)工作在50MHz時，將產生傳輸線效應和信號的完整性問題；而當系統(tǒng)時鐘達到120MHz時，除非使用高速電路設計知識，否則基于傳統(tǒng)方法設計的PCB將無法工作。因此，高速電路設計技術已經成為電子系統(tǒng)設計師必須采取的設計手段。只有通過使用高速電路設計師的設計技術，才能實現設計過程的可控性。


（二）、什么是高速電路

　　通常認為如果數字邏輯電路的頻率達到或者超過45MHZ~50MHZ，而且工作在這個頻率之上的電路已經占到了整個電子系統(tǒng)一定的份量（比如說１／３），就稱為高速電路。
　　實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發(fā)了信號傳輸的非預期結果。因此，通常約定如果線傳播延時大于1/2數字信號驅動端的上升時間，則認為此類信號是高速信號并產生傳輸線效應。
信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間，如上升或下降時間。信號從驅動端到接收端經過一段固定的時間，如果傳輸時間小于1/2的上升或下降時間，那么來自接收端的反射信號將在信號改變狀態(tài)之前到達驅動端。反之，反射信號將在信號改變狀態(tài)之后到達驅動端。如果反射信號很強，疊加的波形就有可能會改變邏輯狀態(tài)。
（三）、高速信號的確定

　　上面我們定義了傳輸線效應發(fā)生的前提條件，但是如何得知線延時是否大于1/2驅動端的信號上升時間？一般地，信號上升時間的典型值可通過器件手冊給出，而信號的傳播時間在PCB設計中由實際布線長度決定。下圖為信號上升時間和允許的布線長度(延時)的對應關系?！?br /> PCB 板上每單位英寸的延時為 0.167ns.。但是，如果過孔多，器件管腳多，網線上設置的約束多，延時將增大。通常高速邏輯器件的信號上升時間大約為0.2ns。如果板上有GaAs芯片，則最大布線長度為7.62mm。
設Tr為信號上升時間， Tpd 為信號線傳播延時。如果Tr≥4Tpd，信號落在安全區(qū)域。如果2Tpd≥Tr≥4Tpd，信號落在不確定區(qū)域。如果Tr≤2Tpd，信號落在問題區(qū)域。對于落在不確定區(qū)域及問題區(qū)域的信號，應該使用高速布線方法。

（四）、什么是傳輸線

PCB板上的走線可等效為下圖所示的串聯和并聯的電容、電阻和電感結構。串聯電阻的典型值0.25-0.55 ohms/foot，因為絕緣層的緣故，并聯電阻阻值通常很高。將寄生電阻、電容和電感加到實際的PCB連線中之后，連線上的最終阻抗稱為特征阻抗Zo。線徑越寬，距電源/地越近，或隔離層的介電常數越高，特征阻抗就越小。如果傳輸線和接收端的阻抗不匹配，那么輸出的電流信號和信號最終的穩(wěn)定狀態(tài)將不同，這就引起信號在接收端產生反射，這個反射信號將傳回信號發(fā)射端并再次反射回來。隨著能量的減弱反射信號的幅度將減小，直到信號的電壓和電流達到穩(wěn)定。這種效應被稱為振蕩，信號的振蕩在信號的上升沿和下降沿經?？梢钥吹?。



（五）、傳輸線效應

基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設計帶來以下效應。
· 反射信號Reflected signals
· 延時和時序錯誤Delay & Timing errors
· 多次跨越邏輯電平門限錯誤False Switching
· 過沖與下沖Overshoot/Undershoot
· 串擾Induced Noise (or crosstalk)
· 電磁輻射EMI radiation

5.1 反射信號
　　如果一根走線沒有被正確終結(終端匹配)，那么來自于驅動端的信號脈沖在接收端被反射，從而引發(fā)不預期效應，使信號輪廓失真。當失真變形非常顯著時可導致多種錯誤，引起設計失敗。同時，失真變形的信號對噪聲的敏感性增加了，也會引起設計失敗。如果上述情況沒有被足夠考慮，EMI將顯著增加，這就不單單影響自身設計結果，還會造成整個系統(tǒng)的失敗。
反射信號產生的主要原因：過長的走線；未被匹配終結的傳輸線，過量電容或電感以及阻抗失配。


5.2 延時和時序錯誤
　　信號延時和時序錯誤表現為：信號在邏輯電平的高與低門限之間變化時保持一段時間信號不跳變。過多的信號延時可能導致時序錯誤和器件功能的混亂。
　　通常在有多個接收端時會出現問題。電路設計師必須確定最壞情況下的時間延時以確保設計的正確性。信號延時產生的原因：驅動過載，走線過長。

5.3 多次跨越邏輯電平門限錯誤
信號在跳變的過程中可能多次跨越邏輯電平門限從而導致這一類型的錯誤。多次跨越邏輯電平門限錯誤是信號振蕩的一種特殊的形式，即信號的振蕩發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限會導致邏輯功能紊亂。反射信號產生的原因：過長的走線，未被終結的傳輸線，過量電容或電感以及阻抗失配。

5.4 過沖與下沖
過沖與下沖來源于走線過長或者信號變化太快兩方面的原因。雖然大多數元件接收端有輸入保護二極管保護，但有時這些過沖電平會遠遠超過元件電源電壓范圍，損壞元器件。

5.5 串擾
　　串擾表現為在一根信號線上有信號通過時，在PCB板上與之相鄰的信號線上就會感應出相關的信號，我們稱之為串擾。
　　信號線距離地線越近，線間距越大，產生的串擾信號越小。異步信號和時鐘信號更容易產生串擾。因此解串擾的方法是移開發(fā)生串擾的信號或屏蔽被嚴重干擾的信號。
5.6 電磁輻射
EMI(Electro-Magnetic Interference)即電磁干擾，產生的問題包含過量的電磁輻射及對電磁輻射的敏感性兩方面。EMI表現為當數字系統(tǒng)加電運行時，會對周圍環(huán)境輻射電磁波，從而干擾周圍環(huán)境中電子設備的正常工作。它產生的主要原因是電路工作頻率太高以及布局布線不合理。目前已有進行 EMI仿真的軟件工具，但EMI仿真器都很昂貴，仿真參數和邊界條件設置又很困難，這將直接影響仿真結果的準確性和實用性。最通常的做法是將控制EMI的各項設計規(guī)則應用在設計的每一環(huán)節(jié)，實現在設計各環(huán)節(jié)上的規(guī)則驅動和控制。


（六）、避免傳輸線效應的方法
針對上述傳輸線問題所引入的影響，我們從以下幾方面談談控制這些影響的方法。

6.1 嚴格控制關鍵網線的走線長度
　　如果設計中有高速跳變的邊沿，就必須考慮到在PCB板上存在傳輸線效應的問題?，F在普遍使用的很高時鐘頻率的快速集成電路芯片更是存在這樣的問題。解決這個問題有一些基本原則：如果采用CMOS或TTL電路進行設計，工作頻率小于10MHz，布線長度應不大于7英寸。工作頻率在50MHz布線長度應不大于1.5英寸。如果工作頻率達到或超過75MHz布線長度應在1英寸。對于GaAs芯片最大的布線長度應為0.3英寸。如果超過這個標準，就存在傳輸線的問題。

6.2 合理規(guī)劃走線的拓撲結構
　　解決傳輸線效應的另一個方法是選擇正確的布線路徑和終端拓撲結構。走線的拓撲結構是指一根網線的布線順序及布線結構。當使用高速邏輯器件時，除非走線分支長度保持很短，否則邊沿快速變化的信號將被信號主干走線上的分支走線所扭曲。通常情形下，PCB走線采用兩種基本拓撲結構，即菊花鏈(Daisy Chain)布線和星形(Star)分布。
　　對于菊花鏈布線，布線從驅動端開始，依次到達各接收端。如果使用串聯電阻來改變信號特性，串聯電阻的位置應該緊靠驅動端。在控制走線的高次諧波干擾方面，菊花鏈走線效果最好。但這種走線方式布通率最低，不容易100%布通。實際設計中，我們是使菊花鏈布線中分支長度盡可能短，安全的長度值應該是：Stub Delay <= Trt *0.1.
　　例如，高速TTL電路中的分支端長度應小于1.5英寸。這種拓撲結構占用的布線空間較小并可用單一電阻匹配終結。但是這種走線結構使得在不同的信號接收端信號的接收是不同步的。
　　星形拓撲結構可以有效的避免時鐘信號的不同步問題，但在密度很高的PCB板上手工完成布線十分困難。采用自動布線器是完成星型布線的最好的方法。每條分支上都需要終端電阻。終端電阻的阻值應和連線的特征阻抗相匹配。這可通過手工計算，也可通過CAD工具計算出特征阻抗值和終端匹配電阻值?！?br />
　　在上面的兩個例子中使用了簡單的終端電阻，實際中可選擇使用更復雜的匹配終端。第一種選擇是RC匹配終端。RC匹配終端可以減少功率消耗，但只能使用于信號工作比較穩(wěn)定的情況。這種方式最適合于對時鐘線信號進行匹配處理。其缺點是RC匹配終端中的電容可能影響信號的形狀和傳播速度。
　　串聯電阻匹配終端不會產生額外的功率消耗，但會減慢信號的傳輸。這種方式用于時間延遲影響不大的總線驅動電路?！　〈撾娮杵ヅ浣K端的優(yōu)勢還在于可以減少板上器件的使用數量和連線密度。
　　最后一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。其優(yōu)點是不會拉低信號，并且可以很好的避免噪聲。典型的用于TTL輸入信號(ACT,HCT, FAST)。
　　此外，對于終端匹配電阻的封裝型式和安裝型式也必須考慮。通常SMD表面貼裝電阻比通孔元件具有較低的電感，所以SMD封裝元件成為首選。如果選擇普通直插電阻也有兩種安裝方式可選：垂直方式和水平方式。
　　垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。但較長的垂直安裝會增加電阻的電感。水平安裝方式因安裝較低有更低的電感。但過熱的電阻會出現漂移，在最壞的情況下電阻成為開路，造成PCB走線終結匹配失效，成為潛在的失敗因素。

6.3 抑止電磁干擾的方法
　　很好地解決信號完整性問題將改善PCB板的電磁兼容性(EMC)。其中非常重要的是保證PCB板有很好的接地。對復雜的設計采用一個信號層配一個地線層是十分有效的方法。此外，使電路板的最外層信號的密度最小也是減少電磁輻射的好方法，這種方法可采用"表面積層"技術"Build-up"設計制做PCB來實現。表面積層通過在普通工藝 PCB 上增加薄絕緣層和用于貫穿這些層的微孔的組合來實現，電阻和電容可埋在表層下，單位面積上的走線密度會增加近一倍，因而可降低 PCB的體積。PCB面積的縮小對走線的拓撲結構有巨大的影響，這意味著縮小的電流回路，縮小的分支走線長度，而電磁輻射近似正比于電流回路的面積；同時小體積特征意味著高密度引腳封裝器件可以被使用，這又使得連線長度下降，從而電流回路減小，提高電磁兼容特性。

6.4 其它可采用技術
　　為減小集成電路芯片電源上的電壓瞬時過沖，應該為集成電路芯片添加去耦電容。這可以有效去除電源上的毛刺的影響并減少在印制板上的電源環(huán)路的輻射。
　　當去耦電容直接連接在集成電路的電源管腿上而不是連接在電源層上時，其平滑毛刺的效果最好。這就是為什么有一些器件插座上帶有去耦電容，而有的器件要求去耦電容距器件的距離要足夠的小。
　　任何高速和高功耗的器件應盡量放置在一起以減少電源電壓瞬時過沖。
　　如果沒有電源層，那么長的電源連線會在信號和回路間形成環(huán)路，成為輻射源和易感應電路。
　　走線構成一個不穿過同一網線或其它走線的環(huán)路的情況稱為開環(huán)。如果環(huán)路穿過同一網線其它走線則構成閉環(huán)。兩種情況都會形成天線效應(線天線和環(huán)形天線)。天線對外產生EMI輻射，同時自身也是敏感電路。閉環(huán)是一個必須考慮的問題，因為它產生的輻射與閉環(huán)面積近似成正比。

結束語
　　　　高速電路設計是一個非常復雜的設計過程。本文所闡述的方法就是專門針對解決這些高速電路設計問題的。此外，在進行高速電路設計時有多個因素需要加以考慮，這些因素有時互相對立。如高速器件布局時位置靠近，雖可以減少延時，但可能產生串擾和顯著的熱效應。因此在設計中，需權衡各因素，做出全面的折衷考慮；既滿足設計要求，又降低設計復雜度。高速PCB設計手段的采用構成了設計過程的可控性，只有可控的，才是可靠的，也才能是成功的！

PCB電路板無鉛噴錫與有鉛噴錫除了環(huán)保差異外，還有哪些區(qū)別呢？
隨著電子行業(yè)不斷的發(fā)展，PCB的技術水平也在水漲船高，常見的表面處理工藝就有噴錫，沉金，鍍金，OSP等；其中噴錫分為無鉛噴錫和有鉛噴錫。那么，PCB電路板無鉛噴錫與有鉛噴錫的區(qū)別在哪？
1、無鉛噴錫屬于環(huán)保類工藝，不含有害物質"鉛"，熔點在218度左右；錫爐溫度需控制在280-300度；過波峰焊溫度需控制在260度左右；過回流焊溫度在260-270度左右。

2、有鉛噴錫不屬于環(huán)保類工藝，含有害物質"鉛"，熔點183度左右；錫爐溫度需控制在245-260度；過波峰焊溫度需控制在250度左右；過回流焊溫度在245-255度左右。

3、從錫的表面看，有鉛錫比較亮，無鉛錫比較暗淡；無鉛板的浸潤性要比有鉛板的差一點。

4、無鉛錫的鉛含量不超過0.5 ，有鉛錫的鉛含量達到37。

5、鉛會提高錫線在焊接過程中的活性，有鉛錫線相對比無鉛錫線好用；不過鉛有毒，長期使用對人體不好。無鉛錫比有鉛錫熔點高，焊接點會牢固很多。

6、在pcb板表面處理中，通常做無鉛噴錫和有鉛噴錫的價格是一樣的，沒有區(qū)別。

陶瓷PCB電路板有什么優(yōu)勢呢？
1.為什么要選擇陶瓷電路板？
陶瓷基板，由于散熱性能、載流能力、絕緣性、熱膨脹系數等，都要大大優(yōu)于普通的玻璃纖維PCB板材，從而被廣泛應用于大功率電力電子模塊、航空航天、軍工電子等產品上。
普通PCB通常是由銅箔和基板粘合而成，而基板材質大多數為玻璃纖維（FR-4），酚醛樹脂（FR-3）等材質，粘合劑通常是酚醛、環(huán)氧等。在PCB加工過程中由于熱應力、化學因素、生產工藝不當等原因，或者是在設計過程中由于兩面鋪銅不對稱，很容易導致PCB板發(fā)生不同程度的翹曲。

與普通的PCB使用粘合劑把銅箔和基板粘合在一起的，陶瓷PCB是在高溫環(huán)境下，通過鍵合的方式把銅箔和陶瓷基片拼合在一起的，結合力強，銅箔不會脫落，可靠性高，在溫度高、濕度大的環(huán)境下性能穩(wěn)定。

2.陶瓷基板的材質有哪些？

氮化鋁（AlN）

氮化鋁陶瓷是以氮化鋁粉體為主晶相的陶瓷。相比于氧化鋁陶瓷基板，絕緣電阻、絕緣耐壓更高，介電常數更低。其熱導率是Al2O3的7~10倍，熱膨脹系數（CTE）與硅片近似匹配，這對于大功率半導體芯片至關重要。在生產工藝上，AlN熱導率受到殘留氧雜質含量的影響很大，降低含氧量，可明顯提高熱導率。目前工藝生產水平的熱導率達到170W/(m·K)以上已不成問題。

氧化鋁（Al2O3）

氧化鋁是陶瓷基板中最常用的基板材料，因為在機械、熱、電性能上相對于大多數其他氧化物陶瓷，強度及化學穩(wěn)定性高，且原料來源豐富，適用于各種各樣的技術制造以及不同的形狀。按含氧化鋁(Al2O3)的百分數不同可分為：75瓷、96瓷、99.5瓷。氧化鋁含有量不同，其電學性質幾乎不受影響，但是其機械性能及熱導率變化很大。純度低的基板中玻璃相較多，表面粗糙度大。純度越高的基板，越光潔、致密、介質損耗越低，但是價格也越高。

氧化鈹（BeO）

具有比金屬鋁還高的熱導率，應用于需要高熱導的場合，溫度超過300℃后迅速降低，但是由于其毒性限制了自身的發(fā)展。

綜合以上原因，可以知道，氧化鋁陶瓷由于比較優(yōu)越的綜合性能，在微電子、功率電子、混合微電子、功率模塊等領域還是處于主導地位的。

對比了市面上相同尺寸（100mm×100mm×1mm）、不同材料的陶瓷基板價格：96%氧化鋁9.5元，99%氧化鋁18元，氮化鋁150元，氧化鈹650元，可以看出來不同的基板價格差距也比較大。


3.陶瓷PCB的優(yōu)勢與劣勢？

優(yōu)點：
載流量大，100A電流連續(xù)通過1mm0.3mm厚銅體，溫升約17℃；100A電流連續(xù)通過2mm0.3mm厚銅體，溫升僅5℃左右；

更好的散熱性能，低熱膨脹系數，形狀穩(wěn)定，不易變形翹曲。

絕緣性好，耐壓高，保障人身安全和設備。

結合力強，采用鍵合技術，銅箔不會脫落。

可靠性高，在溫度高、濕度大的環(huán)境下性能穩(wěn)定

缺點：
易碎，這是最主要的一個缺點，這也就導致只能制作小面積的電路板。

價格貴， 電子產品的要求規(guī)則越來越多，陶瓷電路板還是用在一些比較高端的產品上面，低端的產品根本不會使用到。

高精密度(HDI板)電路板的耐熱性介紹

HDI板的耐熱性能是HDI可靠性能中重要的一個項目，HDI板的板厚變得越來越薄，對其耐熱性能的要求也越來越高。無鉛化進程的推進，也提高了HDI板耐熱性能的要求，而且由于HDI板在層結構等方面不同于普通多層通孔PCB板，因此HDI板的耐熱性能與普通多層通孔PCB板相比有所不同，一階HDI板典型結構。HDI板的耐熱性能缺陷主要是爆板和分層。到目前為止，根據多種材料以及多款HDI板的耐熱性能測試的經驗，發(fā)現HDI板發(fā)生爆板機率最大的區(qū)域是密集埋孔的上方以及大銅面的下方區(qū)域。

耐熱性是指PCB抵抗在焊接過程中產生的熱機械應力的能力， PCB在耐熱性能測試中發(fā)生分層的機制一般包括以下幾種：

1) 測試樣品內部不同材料在溫度變化時，膨脹和收縮性能不同而在樣品內部產生內部熱機械應力，從而導致裂縫和分層的產生。

2) 測試樣品內部的微小缺陷(包括空洞，微裂紋等)，是熱機械應力集中所在，起到應力的放大器的作用。在樣品內部應力的作用下，更加容易導致裂縫或分層的產生。

3) 測試樣品中揮發(fā)性物質(包括有機揮發(fā)成分和水)，在高溫和劇烈溫度變化時，急劇膨脹產生巨大的內部蒸汽壓力，當膨脹的蒸汽壓力到達測試樣品內部的微小缺陷(包括空洞，微裂紋等)時，微小缺陷對應的放大器作用就會導致分層。

HDI板容易在密集埋孔的上方發(fā)生分層，這是由于HDI板在埋孔分布區(qū)域特殊的結構所導致的。有無埋孔區(qū)域的應力分析如下表1。無埋孔區(qū)域(結構1)在耐熱性能測試受熱膨脹時，在同一平面上各個位置的Z方向的膨脹量都是均勻的，因此不會存在由于結構的差異造成的應力集中區(qū)域。當區(qū)域中設計有埋孔且埋孔鉆在基材面上(結構2)時，在埋孔與埋孔之間的A-A截面上，由于基材沒有收到埋孔在Z方向的約束，因而膨脹量較大，而在埋孔和焊盤所在的B-B截面上，由于基材受到埋孔在Z方向的約束，因而膨脹量較小，這三處膨脹量的差異，在埋孔焊盤與HDI介質和塞孔樹脂交界處和附近區(qū)域造成應力集中，從而比較容易形成裂縫和分層。

HDI板容易在外層大銅面的下方發(fā)生分層，這是由于在貼裝和焊接時，PCB受熱，揮發(fā)性物質(包括有機揮發(fā)成分和水)急劇膨脹，外層大銅面阻擋了揮發(fā)性物質(包括有機揮發(fā)成分和水)的及時逸出，因此產生巨大的內部蒸汽壓力，當膨脹的蒸汽壓力到達測試樣品內部的微小缺陷(包括空洞，微裂紋等)時，微小缺陷對應的放大器作用就會導致分層。

超實用的高頻PCB電路設計70問答之一
1、如何選擇PCB 板材？

選擇PCB板材必須在滿足設計需求和可量產性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的 PCB 板子(大于 GHz 的頻率)時這材質問題會比較重要。例如，現在常用的 FR-4 材質，在幾個GHz 的頻率時的介質損耗(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(dielectric constant)和介質損在所設計的頻率是否合用。



2、如何避免高頻干擾？

避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)?？捎美蟾咚傩盘柡湍M信號之間的距離，或加 ground guard/shunt traces 在模擬信號旁邊。還要注意數字地對模擬地的噪聲干擾。



3、在高速設計中，如何解決信號的完整性問題？

信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。



4、差分布線方式是如何實現的？

差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者 side-by-side(并排, 并肩) 實現的方式較多。



5、對于只有一個輸出端的時鐘信號線，如何實現差分布線？

要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。



6、接收端差分線對之間可否加一匹配電阻？

接收端差分線對間的匹配電阻通常會加, 其值應等于差分阻抗的值。這樣信號質量會好些。



7、為何差分對的布線要靠近且平行？

對差分對的布線方式應該要適當的靠近且平行。所謂適當的靠近是因為這間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。



8、如何處理實際布線中的一些理論沖突的問題

基本上, 將模/數地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。



晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號, 必須滿足loop gain 與 phase 的規(guī)范, 而這模擬信號的振蕩規(guī)范很容易受到干擾, 即使加 ground guard traces 可能也無法完全隔離干擾。而且離的太遠,地平面上的噪聲也會影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進可能靠近。



確實高速布線與 EMI 的要求有很多沖突。但基本原則是因 EMI 所加的電阻電容或 ferrite bead, 不能造成信號的一些電氣特性不符合規(guī)范。 所以, 最好先用安排走線和 PCB 迭層的技巧來解決或減少 EMI的問題, 如高速信號走內層。最后才用電阻電容或 ferrite bead 的方式, 以降低對信號的傷害。



9、如何解決高速信號的手工布線和自動布線之間的矛盾？

現在較強的布線軟件的自動布線器大部分都有設定約束條件來控制繞線方式及過孔數目。各家 EDA公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。 例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對的走線間距等。 這會影響到自動布線出來的走線方式是否能符合設計者的想法。 另外, 手動調整布線的難易也與繞線引擎的能力有絕對的關系。 例如, 走線的推擠能力,過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。 所以, 選擇一個繞線引擎能力強的布線器, 才是解決之道。



10、關于 test coupon。

test coupon 是用來以 TDR (Time Domain Reflectometer) 測量所生產的 PCB 板的特性阻抗是否滿足設計需求。 一般要控制的阻抗有單根線和差分對兩種情況。 所以， test coupon 上的走線線寬和線距(有差分對時)要與所要控制的線一樣。 最重要的是測量時接地點的位置。 為了減少接地引線(ground lead)的電感值， TDR 探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)， 所以， test coupon 上量測信號的點跟接地點的距離和方式要符合所用的探棒。



11、在高速 PCB 設計中，信號層的空白區(qū)域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配？

一般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性阻抗。也要注意不要影響到它層的特性阻抗， 例如在 dual strip line 的結構時。

12、是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線模型計算？

是的， 在計算特性阻抗時電源平面跟地平面都必須視為參考平面。 例如四層板: 頂層-電源層-地層-底層，這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。



13、在高密度印制板上通過軟件自動產生測試點一般情況下能滿足大批量生產的測試要求嗎？

一般軟件自動產生測試點是否滿足測試需求必須看對加測試點的規(guī)范是否符合測試機具的要求。另外，如果走線太密且加測試點的規(guī)范比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。



14、添加測試點會不會影響高速信號的質量？

至于會不會影響信號質量就要看加測試點的方式和信號到底多快而定?；旧贤饧拥臏y試點(不用在線既有的穿孔(via or DIP pin)當測試點)可能加在在線或是從在線拉一小段線出來。前者相當于是加上一個很小的電容在在線，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。



15、若干 PCB 組成系統(tǒng)，各板之間的地線應如何連接？

各個 PCB 板子相互連接之間的信號或電源在動作時，例如 A 板子有電源或信號送到 B 板子，一定會有等量的電流從地層流回到 A 板子 (此為 Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環(huán)路，尤其是電流較大的部分，調整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。



16、能介紹一些國外關于高速 PCB 設計的技術書籍和數據嗎？

現在高速數字電路的應用有通信網路和計算器等相關領域。在通信網路方面，PCB 板的工作頻率已達 GHz 上下，疊層數就我所知有到 40 層之多。計算器相關應用也因為芯片的進步，無論是一般的 PC 或服務器(Server)，板子上的最高工作頻率也已經達到 400MHz (如 Rambus) 以上。因應這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias 及 build-up 制程工藝的需求也漸漸越來越多。 這些設計需求都有廠商可大量生產。



17、兩個常被參考的特性阻抗公式：

微帶線(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W 為線寬，T 為走線的銅皮厚度，H 為走線到參考平面的距離，Er 是 PCB 板材質的介電常數(dielectric constant)。此公式必須在0.1<(W/H)<2.0 及 1<(Er)<15 的情況才能應用。



帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H 為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在 W/H<0.35 及 T/H<0.25 的情況才能應用。



18、差分信號線中間可否加地線？

差分信號中間一般是不能加地線。因為差分信號的應用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如 flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應。



19、剛柔板設計是否需要專用設計軟件與規(guī)范？國內何處可以承接該類電路板加工？

可以用一般設計 PCB 的軟件來設計柔性電路板(Flexible Printed Circuit)。一樣用 Gerber 格式給 FPC廠商生產。由于制造的工藝和一般 PCB 不同，各個廠商會依據他們的制造能力會對最小線寬、最小線距、最小孔徑(via)有其**。除此之外，可在柔性電路板的轉折處鋪些銅皮加以補強。至于生產的廠商可上網“FPC”當關鍵詞查詢應該可以找到。



20、適當選擇 PCB 與外殼接地的點的原則是什么？

選擇 PCB 與外殼接地點選擇的原則是利用 chassis ground 提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時鐘產生器附近可以借固定用的螺絲將 PCB的地層與 chassis ground 做連接，以盡量縮小整個電流回路面積，也就減少電磁輻射。